Wat is de L0-cache?

CPU's zijn ongelooflijk complexe beesten. Er zijn veel onderling verbonden onderdelen die allemaal perfect moeten samenwerken om de prestatieniveaus te bereiken die we zien. Een van de belangrijkste kenmerken van een CPU is de cache. Het is geen flitsende functie. Het adverteert niet zo goed als het aantal kernen of de piekboostfrequentie. Het is echter cruciaal voor de prestaties.

Waarom cachen?

Moderne CPU's zijn ongelooflijk snel. Ze voeren elke seconde meer dan vijf miljard bewerkingen uit. Het is moeilijk om de CPU gevoed te houden met gegevens wanneer deze zo snel werkt. Het RAM heeft voldoende capaciteit om de CPU van data te voorzien. Het kan zelfs elke seconde gegevens overdragen, dankzij zeer hoge bandbreedtes. Dat is echter niet het probleem. Het probleem is latentie.

RAM kan zeer snel reageren. Het probleem is dat 'heel snel' een lange tijd is als je elke seconde vijf miljard dingen doet. Zelfs de snelste RAM heeft een latentie van meer dan 60 nanoseconden. Nogmaals, 60 nanoseconden klinken als helemaal geen tijd. Het probleem is dat als de CPU op 1 GHz zou werken, het 1 ns zou duren om een ​​cyclus te voltooien. Met high-end CPU's die 5,7 GHz halen, is dat één cyclus per 175 picoseconden. Hoe zien die 60 nanoseconden latentie er nu uit? Dat zijn 342 latentiecycli.

Dat soort latentie zou een moordenaar zijn voor alle CPU-prestaties. Om dat te omzeilen wordt er gebruik gemaakt van een cache. De cache wordt op de CPU-chip zelf geplaatst. Het is ook veel kleiner dan RAM en gebruikt een andere structuur, SRAM in plaats van DRAM. Dit maakt het veel sneller om te reageren dan het RAM van het hoofdsysteem. De cache is meestal gelaagd, waarbij L1, L2 en L3 worden gebruikt om de lagen aan te duiden die steeds verder van de CPU-kernen verwijderd raken. Lagere niveaus zijn sneller maar kleiner. L1 kan een latentie hebben van vier of vijf klokcycli, veel beter dan 342.

Maar sommige CPU's noemen een L0?

De terminologie voor L1, L2 en L3 is vrij standaard. Het vage begrip van wat ze betekenen en doen komt relatief vaak voor, zelfs bij CPU-leveranciers. Dit komt omdat ze worden beheerst door materiële en elektrische fysica; er kan niet veel veranderen. Je kunt een snelle cache of een grote cache hebben, niet allebei. Het moet groter zijn als u een cache deelt tussen meerdere cores. Daartoe zijn L1 en L2 meestal kernspecifiek. De grotere L3-cache wordt meestal gedeeld tussen sommige of alle cores op de CPU of chiplet.

Zoals je waarschijnlijk wel kunt raden, is L0 gerelateerd aan caching, maar is het achteraf in het naamgevingsschema geschoven. Het helpt echter niet om te begrijpen wat het betekent. Sommige dingen kun je waarschijnlijk wel raden. Het zal beperkt zijn tot één kern, het zal klein zijn en het zal snel zijn. De andere naam waar het langs gaat, kan een beetje helpen; dat is micro-op cache.

In plaats van gegevens uit het geheugen of volledige instructies te cachen, cachet L0 micro-ops. Zoals we onlangs hebben beschreven , is een micro-op een kenmerk van moderne CPU's. Instructies in x86 en andere ISA's zijn groot, complex en uitdagend om efficiënt in een pijplijn te passen. Je kunt ze veel efficiënter pijplijnen als je ze opsplitst in samenstellende micro-operaties. In sommige gevallen kun je zelfs meerdere micro-ops groeperen, zelfs van verschillende instructies, in een enkele micro-op, waardoor zowel prestatieverbetering als vermogensvermindering worden bereikt.

CPU-architectuur ft Micro-Op Cache

Om een ​​instructie uit te voeren, decodeert een moderne CPU deze. Dit omvat het splitsen van de instructie in de samenstellende micro-ops en het bepalen van de geheugenlocaties waarnaar moet worden verwezen. Veel software maakt regelmatig gebruik van vergelijkbare functionaliteit en kan vaak dezelfde code opnieuw gebruiken in een lus of vanuit een aangeroepen functie. Dit betekent dat de exacte instructies keer op keer kunnen worden opgeroepen. Dit betekent dan dat dezelfde micro-ops keer op keer worden gebeld. En als dezelfde micro-ops herhaaldelijk nodig zijn, kunnen ze in de cache worden opgeslagen. Het cachen van micro-ops kan de belasting van de instructiedecoders verminderen, het stroomverbruik verminderen of helpen om de pijplijn sneller vol te krijgen.

De cache moet klein worden gehouden, maar als deze zorgvuldig wordt beheerd, kan deze worden geopend met een latentie van een enkele of zelfs geen cyclus. Dit kan voldoende zijn om te voorkomen dat de latentie van 4 cycli naar de L1-cache moet worden overgenomen en er is geen boete voor het missen van de cache.

Conclusie

L0-cache is een andere naam voor de micro-op-cache. Het kan een onderdeel zijn van moderne CPU's die microbewerkingen gebruiken. Het bevat doorgaans een paar duizend vermeldingen en heeft capaciteiten die worden vermeld in aantallen vermeldingen in plaats van in bytes. L0 is sneller toegankelijk dan L1, meestal met een latentie van 1 of 0 cycli. Het cachen van micro-ops vermindert de belasting van de instructiedecoders, vooral in code die goed gebruik maakt van lussen of functies.