Quest-ce quune banque de mémoire ?

Il existe de nombreuses couches différentes pour adresser la DRAM. DIMM est probablement le plus connu, avec un DIMM ( Dual In-line Memory Module ) étant un bâton de RAM. En fin de compte, la mémoire est gérée via une adresse de ligne et de colonne. Il y a cependant beaucoup plus de couches entre les deux. La mémoire est accessible via des canaux. Chaque canal est totalement indépendant et peut transmettre des données en même temps.

Remarque : bien que les canaux soient indépendants, ils fonctionnent en parallèle et sont synchronisés. Il est essentiel de s'assurer que chaque canal peuplé fonctionne à la même vitesse et dispose des horaires exacts. Idéalement, tous les modules DIMM connectés doivent être identiques et provenir d'un seul kit. Une RAM non identique peut entraîner des problèmes de stabilité. Si des modules DIMM de vitesses différentes sont connectés, le plus rapide sera limité à la vitesse la plus lente.

Sur un DIMM, vous avez une ou plusieurs rangées de puces DRAM. Toutes les puces d'un rang sont adressées en même temps et sont essentiellement présentées au processeur comme une puce DRAM plus grande. Cela fonctionne car les données sont réparties sur toutes les puces DRAM d'un rang. Par exemple, un canal a une largeur de 64 bits et une puce DRAM a une largeur de 8 bits. 8 puces DRAM sont nécessaires pour fournir 64 bits de données aux broches de données. Le rang est essentiellement défini par la sélection de puces, qui agit comme un bifurcateur pour les puces sous son contrôle. Chaque puce a plusieurs banques.

Miser sur la DRAM

Dans une seule puce DRAM, il y a plusieurs banques. La spécification DDR4 alloue 4 bits aux banques d'adresses, permettant 16 banques par puce DRAM. Chaque banque est généralement indépendante et peut se trouver dans n'importe quelle phase du cycle d'accès/actualisation. Toutes les banques n'ont qu'un seul ensemble de broches de données. Cette configuration limite la puce DRAM à n'avoir qu'une seule banque transmettant ou recevant des données par cycle d'horloge. Cela permet également un pipelining puissant qui, sous une charge suffisante, permet à ces broches de données d'être actives sur la plupart, sinon la totalité, des cycles d'horloge plutôt que de rester inactives pendant qu'une nouvelle ligne s'ouvre.

Une autre chose clé à savoir sur les banques est qu'elles sont entièrement synchronisées sur un rang de puces DRAM. Cette synchronisation est si complète que les banques peuvent être considérées comme couvrant toutes les puces DRAM du rang.

Un exemple concret

Prenons un exemple; dans cet exemple, une opération de lecture passe par un rang pour accéder à la banque 2, rangée 3, colonne 4. Toutes les puces DRAM du rang ouvriront la rangée trois, colonne quatre, dans la deuxième banque. Chacun renverra 8 bits de données. La sélection de puce qui définit le rang concaténera les données qu'elle reçoit dans le format large 64 bits du canal et les enverra au contrôleur de mémoire sur le CPU.

En poussant l'exemple un peu plus loin, en même temps que la banque 2 traite la requête de lecture, la banque trois peut effectuer une opération de rafraîchissement. De plus, la banque 1 peut fermer sa rangée ouverte pour la préparer à en ouvrir une nouvelle. La banque 7 peut effectuer une opération de lecture en même temps. Cependant, il ne peut pas envoyer les données simultanément car toutes les banques partagent le même ensemble de broches de données. La banque 7 doit attendre que les broches de données soient libres pour transmettre ses données.

Optimisations du système bancaire

En canalisant soigneusement les demandes vers toutes les banques d'un rang, le contrôleur de mémoire peut garantir une utilisation optimale des broches de données des puces DRAM et du canal en général. Par exemple, supposons que deux commandes de lecture vers deux banques se chevauchent de sorte que la deuxième opération de lecture attende que les broches de données soient libérées de la première. Dans ce cas, une opération de rafraîchissement peut être insérée dans une ou plusieurs autres banques qui ne sont pas autrement utilisées activement à ce moment-là.

Conclusion

Au sein d'une puce DRAM, il existe plusieurs banques. Chaque banque peut être exploitée indépendamment, bien qu'elles partagent toutes des broches de données. Cela signifie que les opérations d'accès et de rafraîchissement peuvent être mises en pipeline, mais les données réelles en cours d'écriture ou de lecture ne peuvent être reçues ou envoyées que par une banque à la fois. Chaque banque se répartit de manière transparente sur toutes les puces DRAM d'un rang, et ces puces agissent en parallèle. L'utilisation de banques, en particulier lorsque l'accès est optimisé, permet de maximiser l'utilisation des broches de données lorsqu'elles sont soumises à une charge suffisamment lourde pour que cela soit possible. N'oubliez pas de partager vos commentaires ci-dessous.